臺(tái)積電規(guī)劃1.5nm到0.1nm工藝沖擊晶體管數(shù)量極限

在本月舉行的IEDM 2023會(huì)議上，臺(tái)積電制定了一個(gè)包含1萬(wàn)億個(gè)晶體管的芯片封裝路線圖。這一計(jì)劃與英特爾去年透露的規(guī)劃相似。然而，需要注意的是，這個(gè)數(shù)字來自單個(gè)芯片封裝上的3D封裝小芯片集合。

雖然如此，臺(tái)積電也在致力于開發(fā)單個(gè)芯片上擁有2000億晶體管的處理能力。為了實(shí)現(xiàn)這一目標(biāo)，該公司重申正在致力于2nm級(jí)別的N2和N2P制造工藝，以及1.4nm級(jí)別的A14和1nm級(jí)別的A10制造工藝。預(yù)計(jì)這些技術(shù)將于2030年左右完成。

除了晶圓片方面的研發(fā)外，臺(tái)積電還預(yù)計(jì)封裝技術(shù)（如CoWoS、InFO、SoIC等）將不斷進(jìn)步，使其能夠在2030年左右構(gòu)建出能夠集成超過1萬(wàn)億個(gè)晶體管的多芯片解決方案。

此外，在IEDM 2023會(huì)議上，臺(tái)積電還透露了1.4nm級(jí)別的工藝制程研發(fā)已經(jīng)全面展開，并且重新確認(rèn)了2nm級(jí)別的制程將于2025年開始量產(chǎn)的計(jì)劃。